XILINX - hradlové pole

Software:

Pro tvorbu návrhu, simulace používám program WebPack, která se dá stáhnout na www.xilinx.com/ise/logic_design_prod/webpack.htm. Všechny informace se vztahují k verzi programu ISE WebPACK 5.1i. Pro stažení z Internetu se musíte nejprve registrovat. Za program a registraci nic neplatíte. Před samotným stahovaní si určíte zda chcete navrhovat jen CPLD obvody nebo jen FPGA případně obojí.
Pro otestovaní návrhu si stáhněte ModelSim XE. I zde máte na výber pouze CPLD obvody nebo všechny. Program požaduje licenci, po zaregistrování Vám přijde emailem.
Oba programy se neustále zdokonalují, zde se můžete podívat jaké opravy a aktualizace existují.

WebPack podporuje následující řady obvodu:

• Všechny verze 9500 CPLD, 9500XL CPLD a 9500XV CPLD
• Spartan2
• VirtexE a Virtex2
• Xilinx 22V10
• XPLA 3.3V CPLD, XPLA 5V CPLD, XPLA2 CPLD a XLPA3 CPLD

Označení XL značí napájecí napětí 3.3V. Série obvodů XPLA jsou původně od firmy PHILIPS.
Domovská stránka výrobce XILINX obvodu je www.xilinx.com.
Obvody s označením CPLD, malí pro uchování popisu (programu) obvodu použitou paměť EEPROM. Ostatní obvody používají paměť SRAM. U těchto obvodů se musí zabezpečit přesun dat z externího zdroje, po zapnutí napájecího napětí. Buďto použijte speciální, pro tyto obvody vytvořené sériové paměti ROM nebo EEPROM, po zapnutí automaticky překopírují vnitřní obsah do obvodu. Nebo obsah obvodu lze překopírovat například při startování počítače. Tím odpadnou speciální a drahé sériové paměti. Tyto postupy se používají jen když vytváříme aplikaci, nebo výrobek bude v malém nákladu. Při obrovském množství obvodu se programují přímo při výrobě. Tam lze určit i typ pouzdra a počet vývodů.

Pro popis daného obvodu můžete použít různé programovací jazyky nebo styly:

• VHDL
• Verilog
• ABEL
• State Diagram
• Schéma

Takto vypadá program: WebPack

Takto vypadá program: ModelSim

Kde koupit:

Obvody se dají objednat na dobírku už od jednoho kusu na www.asix.cz.

Čím programovat:

Pro napsáni kódu a zkompilováni je ještě potřeba nějak dostat obsah do samotného hradlového pole. Na to použijte jednoduchý downloader.

Jazyk VHDL, ABEL a popis struktury CPLD:

• Popis architektury CPLD XC9500 v češtině.
• Stručný popis jazyka abel.pdf, je v Angličtině.
• Stručný popis jazyka VHDL, přeložený do českého jazyka.
• Druhý díl popisu VHDL jazyka v češtině.
• Třetí díl popisu VHDL aneb příklad zapojení multiplexní klávesnice.
• Popis příkazů jazyka VHDL.
• Příklady v jazyce VHDL.
• Demo s IO XILINX XC9536 v pouzdru 15PC44C.
• Vývojová deska PIC + XILINX s obvody PIC16F877A a XC9572XL nebo XC95144XL.

Následující obrázek ukazuje zapojeni downloaderu a zapojení blikače/sčítače na nepájivém kontaktním poli.